1. Kondisi [Kembali]
Percobaan 1 kondisi 2
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care.
2. Gambar Rangkaian [Kembali]
3. Video Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada percobaan ini menggunakan jk flip flop dan D flip flop , diketahui B0=1,B1=0,B3=dontcare,B4=dont'care,B5=dont'care, dan B6=don'tcare. Pada JK flip flop arus B1 mengalir dari VCC yang mana B1 berlogika 0 mengalir ke kaki input set sehingga input berlogika 0. Pada B2, switch berlogika 0 dan diteruskan ke kaki input J, pada B4 switch berlogika 0 diteruskan ke kaki K, pada CLKk diberikan input berlogika 1, dan arus mengalir pada B0 ke kaki R(Reset). Pada 74LS112, Jk flip flop inputnya berlogik 0 0 sehingga Q' berlogika 0. Pada input R berlogika 1 diinverterkan sehingga dalam gerbang berlogika 0 dan pada input S diberikan input 0 sehingga dalam gerbang berlogika 1 yang menyebabkan nilai Q berlogika 1 yang mana sesuai dengan tabel kebenarannya.
Pada D flip flop, kaki high SPDT terhubung ke vcc dan kaki low SPDT terhubung ke ground. Pada gerbang ini menggunakan RS dan D flip flop. Pada RS flip-flop input yang diberikan yaitu 1 0, diinverterkan sehingga pada gerbang dibaca logika 0 1 yang membuat Q berlogika 1, akan tetapi RS flip-flop merupakan aktive low yang akan aktif bila berlogika 0, sedangkan pada gerbang nilai output 1 yang menyebabkan RS flip flop tidak aktif. Pada D berlogika 1 sehingga Q berlogika 1.
5. Link Download [Kembali]
Tidak ada komentar:
Posting Komentar